Table des matières:
- Étape 1: Présentation de SPI
- Étape 2: Spécifications de conception
- Étape 3: Commencer
- Étape 4: Vue RTL du SPI Master Core et des formes d'onde de simulation
Vidéo: Conception de SPI Master en VHDL : 6 étapes
2024 Auteur: John Day | [email protected]. Dernière modifié: 2024-01-30 09:07
Dans ce instructable, nous allons concevoir un maître de bus SPI à partir de zéro en VHDL.
Étape 1: Présentation de SPI
- SPI est un bus série synchrone
- Sa popularité et sa simplicité en ont fait un standard de facto dans la communication série
- Bus duplex intégral
- Protocole simple et parmi les bus série les plus rapides
Étape 2: Spécifications de conception
Voici les spécifications du SPI Master que nous allons concevoir:
- Prend en charge les quatre modes de fonctionnement; configurable dynamiquement
- Horloge activer le contrôle pour économiser de l'énergie
- Longueur et vitesse de mot configurables de manière statique
- Interruption unique pour la transmission et la réception
Étape 3: Commencer
Tout d'abord, notre IP devrait avoir deux interfaces. L'une est une interface série et l'autre est une interface parallèle. L'interface série se compose des signaux standard de facto de SPI: MOSI, MISO, SS, SCLK.
MOSI est parfois appelé SDO et MISO est parfois appelé SDI.
L'interface série est utilisée pour communiquer avec des périphériques externes, c'est-à-dire des esclaves SPI.
L'interface parallèle est utilisée pour communiquer avec notre hôte, c'est-à-dire un microcontrôleur ou un microprocesseur, qui indique en fait au maître quelles données doivent être transmises et reçues en série via les lignes série. c'est-à-dire, tous les bus de données appartiennent à l'interface parallèle.
Nous avons une horloge globale qui pilote la logique SPI interne, ainsi que SCLK, que nous générons en interne.
Nous avons également des signaux de contrôle comme l'activation de l'écriture, l'activation de l'horloge. Et interruption et autres signaux d'état.
Étant donné que nous devons faire face à des conditions de contrôle complexes, il est plus simple de concevoir de telles IP de communication série en tant que FSM. Nous allons également concevoir le maître SPI en tant que FSM. Le FSM sera piloté par une autre horloge interne qui est deux fois SCLK. Cette horloge interne est générée à l'aide de compteurs synchrones de l'horloge globale.
Tous les signaux de contrôle qui traversent les domaines d'horloge ont des synchroniseurs pour être plus sûrs.
Étape 4: Vue RTL du SPI Master Core et des formes d'onde de simulation
Il s'agit d'une conception RTL nue sans IP FPGA dédiée utilisée. C'est donc un code entièrement portable vers n'importe quel FPGA.
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