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Comment utiliser la simulation Vivado : 6 étapes
Comment utiliser la simulation Vivado : 6 étapes

Vidéo: Comment utiliser la simulation Vivado : 6 étapes

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Vidéo: Vivado 1 : Premier projet VHDL avec Vivado. Création du projet. Ecriture des sources. Simulation 2024, Juillet
Anonim
Comment utiliser la simulation Vivado
Comment utiliser la simulation Vivado

J'ai fait ce projet de simulation pour un cours en ligne. Le projet est écrit par Verilog. Nous utiliserons la simulation dans Vivado pour visualiser la forme d'onde dans enable_sr(enable digit) à partir du projet de chronomètre précédemment créé. De plus, nous utiliserons la tâche système pour afficher l'erreur que nous avons commise dans la conception.

Étape 1: Ajoutez des sources et choisissez « Ajouter ou créer des sources de simulation

Ajoutez des sources et choisissez « Ajouter ou créer des sources de simulation
Ajoutez des sources et choisissez « Ajouter ou créer des sources de simulation

Étape 2: Créez un fichier appelé Enable_sr_tb

Créer un fichier appelé Enable_sr_tb
Créer un fichier appelé Enable_sr_tb

Étape 3: Créer un fichier de banc d'essai

1. Importez le module enable_sr du projet de chronomètre. C'est le fichier que nous voulons simuler

2. Créez le module de banc d'essai enable_sr_tb();

3. Saisissez les entrées et les sorties du module enable_sr(). N'oubliez pas que les entrées pour enable_sr sont maintenant de type registre tandis que les sorties deviennent de type net.

4. Instanciez l'unité sous test (uut) qui est le enable_sr

5. Générer une horloge dont la période (T) est de 20 ns

6. Utilisez l'instruction conditionnelle pour créer un système de vérification des erreurs. Dans cet exemple, nous voulons vérifier s'il y a plus d'un chiffre actif.

Remarque: Dans le fichier enable_sr() d'origine, nous devons initialiser le modèle en tant que 4'b0011 afin que deux chiffres soient actifs pour créer une erreur

7. Utilisez la tâche système $display pour afficher l'erreur

8. Utilisez la tâche système $finish pour terminer la simulation au temps 400ns

Étape 4: définissez Enable_sr_tb comme niveau supérieur sous la simulation

Définissez Enable_sr_tb comme niveau supérieur sous la simulation
Définissez Enable_sr_tb comme niveau supérieur sous la simulation

Étape 5: Exécuter la synthèse et la simulation comportementale

Exécuter la synthèse et la simulation comportementale
Exécuter la synthèse et la simulation comportementale
  1. Avant d'exécuter la simulation comportementale, exécutez la synthèse pour vous assurer qu'il n'y a pas d'erreurs de syntaxe dans le fichier testbench et l'unité sous test.
  2. Exécuter la simulation comportementale

Étape 6: Évaluer le résultat de la simulation

Évaluer le résultat de la simulation
Évaluer le résultat de la simulation
Évaluer le résultat de la simulation
Évaluer le résultat de la simulation
Évaluer le résultat de la simulation
Évaluer le résultat de la simulation

Vous verrez les fenêtres de simulation. Il contient différents panneaux.

Vous verrez le message d'erreur dans le panneau de la console. Cela montre que plus d'un chiffre est actif pendant la période de simulation.

Vous pouvez également voir la forme d'onde dans la portée

Ci-joint le dossier du projet.

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